文/不雅察者网 吕栋

“韬定律”火到了中国台湾。

5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后选择媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”本事的主张时，黄仁勋给出了一个颇为跑马观花的评价：“这对华为来说是冲破，但对台积电并不是挟制。”

他以为台积电使用芯片堆叠和3D封装本事如故快10年，台积电的本事额外先进，“华为使用这种本事，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，以致增多3到4倍，这是一种额外好的本事，但台积电和台湾领有这项本事如故10年。”

这一评价听起来公允，实则竖立在一个根人性的歪曲之上。黄仁勋把华为的逻辑折叠当成了台积电莳植了近十年的3D封装本事的同类物。他想说的是“你们作念的那些东西，台积电十年前就如故作念了”。但问题是，逻辑折叠和传统3D封装，根底不是一个东西。

台媒截图

先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢本事，它将蓝本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使瑕玷旅途走线长度裁减50%到80%，大幅诽谤了信号传播的RC负载。

但这听起来似乎便是“把芯片堆起来”？事实远非如斯。

两者的中枢区别在于一个额外骨子的层面：2.5D/3D封装的中枢是相接如故成型的孤独裸芯（die），而逻辑折叠的中枢是再行布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在假想图纸阶段就从根底上裁减了信号的物理传输距离。逻辑折叠改动的是“信号本人要走多远”，而2.5D/3D封装改动的只是“不同芯片之间靠多近”。

这意味着什么？意味着逻辑折叠骨子上是芯片假想层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联本事。二者处于十足不同的本事空洞层级，科罚的是不同维度的问题。

打个比喻就更好通晓了。传统的2.5D封装就像把两个孤独的房间搬到归并层楼，中间修一条走廊（硅中介层）让它们不错相互往来。3D封装更进一步，就像把两栋孤独的楼叠起来，中间装几部电梯（TSV硅通孔），浅薄楼上楼下串门。

但不论怎么作念，HBM和GPU骨子上仍然是两栋孤独的楼、两个物理上十足分离的芯片。

而逻辑折叠呢？它是在假想一栋大楼里面的房间布局时，就把蓝本应该放在东西两头且需要通常通讯的两个房间，径直一个放在一楼、一个放在它的正上方，中间无须走廊、无须电梯井，只在楼板上打一个极其短小的垂纵贯谈（间距仅1.5微米的极短TSV），两个东谈主探个头就能对喊。这是“假想理念”的区别，不是“施工神气”的区别。

北京大学集成电路学院的一篇著作把这个区别讲得更透顶。著作建议了“真3D”与“赝3D”的范式差别：赝3D以通盘模块为最小单元被分到某一派die，B体育官方网站首页入口模块里面的整个尺度单元势必位于归并派die；真3D则因循模块内摆脱差别，归并模块内的尺度单元不错被散播到不同die，假想空间更大。在优化空间上，赝3D在每片die上各自进行优化，多数复用传统2D芯片的EDA器具，不允许跨die逻辑变换、移动等操作；真3D则将多die构建的合座空间四肢假想空间，各假想阶段均在完好的三维假想空间中进行搜索和寻优，歪邪正跨die逻辑变换、移动等操作。

逻辑折叠把物理完毕的最小单元从“die”激动到了“尺度单元在三维空间中的位置”。这才是的确的底层范式转换。台积电的CoWoS、SoIC等先进封装本事诚然优秀，但它们的责任对象是多颗孤独制造的die；逻辑折叠的责任对象是归并颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在假想积木阵势时就商酌如何让它我方站得更稳”。

这少量黄仁勋似乎并莫得珍重到。他把逻辑折叠归类为“芯片堆叠和3D封装本事”，说他“台积电十年前就有了”，这个判断本人就把华为的本事和台积电的代工能力拉到了归并个赛谈上进行比较，然后说“敌手跑得没我快”。

可问题在于，这根底不是归并条赛谈。

再看另一个层面的互异：先进封装的性能上风，必须与先进制程深度绑定才能十足推崇。举例台积电的CoWoS封装便是与N2 2nm制程配套假想的，两者缺一路会导致收益大幅缩水。而华为逻辑折叠的中枢冲破正值在于，在十足不大幅改动现存制程节点的前提下，开云体育(kaiyun)官方网站仅通过假想层面的创新，就完毕了单代55%的晶体管密度普及。这一跳动，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代才能完成，耗时疏漏3年。

华为麒麟2026芯片便是最佳的解释。比较麒麟9030 Pro，麒麟2026的晶体管密度大幅普及了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺捏平，接近初代台积电3nm。同期，SoC性能核能效普及41%，最高主频普及近13%。这些数字不是靠拖拉线宽、更换制程得来的，而是在假想端硬生生“挤”出来的。

更进犯的是，这只是是运转。何庭波在演打仗论文中给出了瓦解的蹊径图：从2026年到2031年，沿着韬定律旅途，晶体管密度将捏续普及，展望2031年将冲破400MTr/mm²，CPU大核频率将冲破5GHz。

到当时，基于韬定律的高端芯片晶体管密度主义，将达到1.4纳米芯片制程的同等水平。也便是说，一条不依赖EUV、不依赖几何缩微的本事旅途，不错在5年内追平面前起先进制程的性能水平。台积电是不是领先10年？要是看的是“假想理念”这条新赛谈，谜底就怕并不那么细则。

天然，这条路并不好走。韬定律要的确落地，需要的远不啻芯片假想厂商一家的力争。何庭波在论文中说得额外率直：“多数盛开问题，无单一组织可孤独科罚——器具链、尺度、基准、器件物理、经济模子均需跨界互助。”

逻辑折叠知道

其中最难啃的骨头便是EDA器具链。传统的2D假想进程乃至现行的“赝3D”假想进程，已不及以承载逻辑折叠的后劲。要的确完毕逻辑折叠，物理假想必须在完好的三维空间中搜索，模块内差别、跨die互连与垂直热旅途优化要在归并个优化框架下协同求解。

好讯息是，北京大学集成电路学院如故在这方面获取了瑕玷进展。该学院构建了面向逻辑折叠的“真3D”物理完毕EDA器具原型，掩饰布局打算和布局两个阶段，并通过GPU加快因循千万级实例规模。比较面前最具代表性的赝3D假想进程，该器具获取了平均约30%的线长缩减和较着的时序改善，在热感知方面启用联接优化后峰值温度平均下落3%以上。

韬定律的念念想内核，骨子上是一场从“几何念念维”到“系统念念维”的范式转换。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把整个东谈主拉到归并个账本前，全部用时刻单元来算账。工艺众人省下的5皮秒，和架构师、软件众人省下的5皮秒，在总账本里的权重一模相似。昔日作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，全球说话欠亨。面前τ定律强行买通了这些层级之间的壁垒。

这恰正是中国半导体产业需要的底层念念想转型。黄仁勋的误读，折射出的是一个更泛泛的贯通偏差：在摩尔定律的旧范式下浸润了太久，许多东谈主如故民风了用“几何尺寸”“封装阵势”来评判一切。但韬定律给出的谜底是，换一把尺子。

当几何尺寸的红利走到终点，领先进制程的本钱飙升到难以承受，华为建议的是一条用“系统工程的整合能力”去对冲“单体芯片的工艺短板”的谈路。以时空换几何，以系统赢单点。这不是在台积电的赛谈上试图卓绝台积电，而是死力于“换谈超车”。

黄仁勋说“台积电领先10年”，没错开云体育(kaiyun)官方网站，要是只看3D封装这种制造工艺层面的话。但逻辑折叠根底不是3D封装，它是一项假想理念层面的更正。把两件处于十足不同空洞层级的本事放在沿途比较，然后断言谁领先谁10年，这本人便是一个领域子虚。大略说得更径直少量：黄仁勋就怕并莫得隆重读何庭波的那篇论文。